Logica CMOS dinamica

Da Hacknowledge.

La logica CMOS dinamica è una logica che consente di realizzare gate con meno transistor rispetto alla corrispondente logica CMOS statica (2N transistor per un gate CMOS statico a N ingressi contro generalmente N+2 transistor per il corrispondente gate CMOS dinamico). Può apparire concettualmente simile alla logica pseudo-NMOS, ma a differenza di quest'ultima, che risente in genere del consumo statico di potenza, la logica CMOS dinamica ha un consumo statico di potenza nominalmente nullo, e in più consente la sincronizzazione del gate con un segnale di riferimento (clock). La struttura generica di un gate in logica CMOS dinamica è la seguente:

dove la PDN ha una struttura simile a quella considerata per la logica CMOS statica. Esempio: implementazione di un gate NAND in logica CMOS dinamica:

Il segnale di clock consente di distinguere due fasi principali per la porta:

• Precarica. Per CLK=0, il PMOS si accende e carica l'uscita alla tensione VDD, mentre invece l'NMOS connesso a massa si spegne garantendo che la PDN venga isolata dalla massa e quindi garantendo che la tensione di alimentazione non venga scaricata a massa, offrendo quindi un consumo statico di potenza nullo in questa fase.
• Valutazione. Per CLK=1 il PMOS è spento e l'NMOS connesso a massa si accende, consentendo quindi all'uscita di assumere un valore logico basso o alto a seconda della configurazione degli ingressi della PDN. E qui ritorniamo al caso di un semplice gate CMOS statico: se la configurazione degli ingressi crea un cammino a bassa impedenza attraverso la PDN fra l'uscita e la massa, la capacità di carico viene scaricata e l'uscita assumerà un valore logico nullo, altrimenti, se la configurazione degli ingressi non implica una connessione a massa della PDN, sulla capacità di carico si avrà sempre un valore logico alto, con cui la capacità è stata caricata durante il processo di precarica. L'uscita logica di un gate CMOS dinamico è quindi calcolabile come

out = !CLK * !(logica) * CLK

dove CLK è il valore del segnale di clock in un certo istante e logica è la funzione logica implementata dalla PDN.

Si notino i vantaggi di questa tecnologia:

• N+2 transistor necessari per implementare una funzione logica a N ingressi, contro i 2N della logica CMOS statica, che si traduce in una minore area occupata dal circuito e in una maggiore velocità (meno transistor introducono meno elementi parassiti).
• Logica non a rapporto. Le uscite logiche sono indipendenti dal rapporto delle dimensioni fra i transistor, anche se ovviamente queste ultime, introducendo elementi parassiti nel circuito, influenzano i tempi di propagazione.
• Consumo statico di potenza nullo.
• Facile implementazione di circuiti sincroni, ovvero governati da un segnale di clock esterno.
• Massima escursione logica, pari alla tensione di alimentazione.
• Tempo di propagazione basso->alto nullo. Infatti dopo la fase di precarica l'uscita è già alta, e non sono necessari ulteriori tempi per commutare eventualmente a un segnale logico alto.